职位描述
该职位还未进行加V认证，请仔细了解后再进行投递！
岗位职责：仿真验证、UVM平台搭建及修改 任职要求： 1、 掌握verilog HDL或VHDL语言，熟练使用ISE、Modelsim、QuartusII 、IUS、PT、Leda等FPGA开发验证工具，熟悉Xilinx、Actel等公司的FPGA使用； 2、 熟悉Shell、Tcl脚本语言，具有后端时序基础，熟悉静态时序验证方法的优先； 3、具备较强的沟通及需求理解能力; 4、本科以上学历。职位福利：五险一金、年底双薪、餐补、带薪年假、补充医疗保险、定期体检、高温补贴、周末双休
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